Beyond DDR4: Perbedaan antara Wide I / O, HBM, dan Hybrid Memory Cube

Perangkat keras

Ada perubahan besar yang datang dalam dunia antarmuka memori, dan minat baru-baru ini pada rencana AMD dan Nvidia untuk mengadopsi standar Bandwidth Memori Tinggi yang baru menjadikan ini saat yang tepat untuk menjelaskan tiga standar baru: I / O Lebar, HBM, dan HMC. Mari kita mulai dengan pertanyaan dasar - mengapa kita membutuhkan standar memori baru?



DDR4 dan LPDDR4 keduanya peningkatan bertahap dan evolusioner untuk desain DRAM yang ada. Seperti yang akan kita bahas dalam cerita ini, kedua standar tersebut meningkatkan konsumsi daya dan kinerja relatif terhadap DDR3 / LPDDR3, tetapi keduanya bukanlah lompatan besar ke depan. Banyak dari teknologi yang mendasari yang dimasukkan ke dalam standar ditetapkan satu dekade atau lebih yang lalu, ketika total bandwidth sistem adalah sebagian kecil dari level saat ini dan CPU semuanya single-core.



Meskipun standar telah berkembang pesat sejak dimulainya, perlu diingat bahwa DIMM SDRAM modern pertama memulai debutnya pada antarmuka 66MHz dan menyediakan bandwidth 533MB / dtk. DDR4-3200, sebaliknya, memiliki clock hingga 1600MHz dan menawarkan bandwidth memori hingga 25.6GB / s. Itu meningkat 48x selama hampir 20 tahun, tetapi itu juga berarti bahwa kami telah menerapkan standar dengan sangat jauh. Meskipun ada perdebatan mengenai apakah akan mendefinisikan DDR5 tradisional atau tidak, konsensus industri yang luas adalah bahwa solusi baru diperlukan.



Samsung Wide I / O: Bandwidth daya sangat rendah

Wide I / O dan Wide I / O 2 telah didukung oleh perusahaan seperti Samsung dan dirancang untuk menyediakan SoC seluler dengan jumlah bandwidth maksimum dengan konsumsi daya serendah mungkin. Ini adalah teknologi yang paling menarik bagi perusahaan yang membangun ponsel cerdas dan sistem tersemat, di mana tampilan resolusi tinggi memberikan tekanan yang sangat besar pada bandwidth sementara persyaratan daya yang rendah sangat penting untuk masa pakai baterai.

IO lebar 2

Arsitektur Wide I / O 2 Samsung



I / O lebar dirancang khusus untuk ditumpuk puncak dari SoCs dan menggunakan interkoneksi vertikal untuk meminimalkan gangguan listrik dan die footprint. Ini mengoptimalkan ukuran paket, tetapi juga memberlakukan batasan termal tertentu, karena panas yang dipancarkan dari SoC harus melewati seluruh memori mati. Frekuensi pengoperasian lebih rendah, tetapi sejumlah besar pin I / O meningkatkan bandwidth dengan menggunakan bus memori yang lebarnya hingga 1024 bit.



Wide I / O adalah versi pertama dari standar, tetapi Wide I / O 2 yang diharapkan benar-benar mencapai pasar massal - meskipun beberapa berpendapat bahwa adopsi yang sebenarnya tidak akan datang sampai Wide I / O 3, yang akhirnya harus dibuka celah antara dirinya dan LPDDR4. Standar tersebut diratifikasi oleh JEDEC, tetapi sering dikaitkan dengan Samsung karena upaya ekstensif perusahaan tersebut untuk memasarkannya. Waktunya tidak jelas, tetapi tidak ada perangkat utama yang diharapkan dikirimkan dengan Wide I / O pada paruh pertama 2015. Kami mungkin melihat beberapa pickup terbatas di paruh terakhir tahun ini, mungkin dari pengecoran Samsung sendiri.

Wide I / O secara eksplisit dirancang untuk menjadi antarmuka 3D, tetapi desain interposer 2.5D dimungkinkan. Karena salah satu tantangan utama dari struktur I / O Lebar 3D adalah mendinginkan CPU di bawah DRAM, kemungkinan chip pertama adalah desain interposer 2.5D.



Intel dan Mikron: Hybrid Memory Cube

Di Pojok # 2, kami memiliki Hybrid Memory Cube, sambungannya Standar Intel-Micron . HMC dirancang untuk menekankan sejumlah besar bandwidth pada konsumsi daya dan biaya yang lebih tinggi daripada Wide I / O 2. Intel dan Micron telah mengklaim bahwa hingga 400GB / dtk bandwidth dapat dimungkinkan melalui HMC, dengan produksi diharapkan pada tahun 2016 dan ketersediaan komersial pada 2017.

HMC bukan standar JEDEC tetapi memiliki beberapa mitra pengembangan, termasuk Samsung, Micron, Microsoft, Altera, ARM, Intel, HP, dan Xilinx. Salah satu tujuan utama HMC adalah untuk menghapus logika kontrol duplikat DIMMS modern, menyederhanakan desain, menghubungkan seluruh tumpukan dalam konfigurasi 3D, kemudian menggunakan lapisan logika kontrol tunggal untuk menangani semua lalu lintas baca / tulis.



HMC-Slide



Janji dari Hybrid Memory Cube adalah arsitektur yang secara eksplisit dirancang untuk menanggapi skenario multi-core dan mengirimkan data dengan bandwidth yang jauh lebih tinggi dan latensi keseluruhan yang lebih rendah. HMC sangat melihat ke depan, dan itu memecahkan sejumlah masalah terkait dengan komputasi exascale, tetapi juga bergantung pada sejumlah peningkatan besar pada manufaktur semikonduktor. Ini adalah standar baru yang paling mahal, dan satu-satunya yang tidak diratifikasi oleh JEDEC.

HMC-Power

Perbandingan konsumsi daya

Slide di atas berasal dari tahun 2011, tetapi proyeksi tampaknya masih akurat. Pada skala besar, konsumsi daya memori dari DDR3 dan DDR4 terlalu tinggi untuk memungkinkan penskalaan yang efisien. Memangkas konsumsi daya memori hingga dua pertiga akan berdampak besar pada superkomputer dalam jangka waktu 2020.

Halaman selanjutnya: Memori bandwidth tinggi…